RISC-V od softvera do silicijuma: Programiranje, Linux, FPGA i AI primene Kurs za obuku

Temelji RISC-V arhitekture i pregled ekosistema

RISC-V ISA pejzaž i usvajanje u industriji

• Filozofija otvorene ISA i standardizacijski pejzaž RISC-V International
• Mentalni model RISC-V-a: Load-Store arhitektura, registrova fajla, poredak bajtova
• Poređenje sa ARM, x86 i POWER: kompromisi za heterogene računarske arhitekture
• Ocena zrelosti ekosistema: SiFive, T-Head, Western Digital i rastuća open-source silicijumska zajednica
• Standardizovani interfejsi: RISC-V Privileged ISA, sloj apstrakcije softvera mašine (MSBL)

Memorijski modeli i poštovanje ABI-a

• Specifikacija neovlašćene arhitekture: CSR mapa, rukovanje izuzecima i memorijske hijerarhije
• RV32I / RV64I skupovi instrukcija i poštovanje ABI-a za prenosivost binarnih fajlova između platformi
• Ugovori o poretku memorije i barrier instrukcije za multiprocesorske sisteme

Programiranje u asembleru RISC-V i komajlerski toolchain

Programiranje na niskom nivou instrukcija

• Osne celobrojne instrukcije (I), Multiplikacija/Deljenje (M), Aomske operacije (A) ekstenzije
• Strategije programiranja svesne bitnosti za 32-bitne i 64-bitne RISC-V ciljeve
• Konvencije poziva i upravljanje stubnim frejmom za ugrađene i softverne sisteme u realnom vremenu

Usavršavanje komajlerskog toolchain-a

• LLVM bazirani komajlerski toolchain: Clang, LLVM, Binutils za RISC-V cross-compilaciju
• Linker skripti, sekcije i konfiguracija memorijskog layout-a za bare-metal i RTOS okruženja
• Komajlerski intrinsici, nivoi optimizacije i profilovanje vođeno podešavanje koda
• Open-source razvojni workflow toolchain-a: izgradnja, testiranje i pakovanje custom GCC/Clang toolchain-ova

Razvoj ugrađenih sistema i operativnih sistema u realnom vremenu

Bare-Metal i RTOS programiranje

• Rust sistemsko programiranje za RISC-V: zero-cost apstrakcije, nesigurno upravljanje memorijom i bare-metal razvoj
• No-Std okruženja: custom linkeri, razvoj drajvera uređaja i memory-mapped I/O
• Razvoj Zephyr RTOS i Buildroot BSP-a za RISC-V ciljeve
• Interfacing perifernih uređaja: GPIO, I2C, SPI, UART i programiranje DMA kontrolera

Optimizacija snage i performansi

• Satni gating, upravljanje domenom snage i optimizacija niskoenergetskih modova
• Cycle-accurate analiza performansi pomoću simulacionih profila i hardverskih brojača performansi
• Podešavanje latencije prekida za bezbedno-senzitivne aplikacije

Razvoj Linux kernela i bootloadera za RISC-V

Boot firmware i ekosistem bootloadera

• OpenSBI (implementacija SBI specifikacije): razvoj bootloader firmware-a
• UEFI/EDK II na RISC-V: razvoj modernog firmware boot steka
• Portiranje Coreboot i U-Boot-a na RISC-V single-board računare

Integracija Linux kernela

• Prinovi na RISC-V mainline kernel: device tree overlay-i, topologija CPU-a i razvoj drajvera prekidačkih kontrolera (AIA)
• Razvoj Vendor BSP-a i konfiguracija kernela za custom SoC platforme
• Podrška fajl sistema, mrežni stek i podrška za kontejnerizaciju (Docker, Kubernetes) na RISC-V host sistemima

Dizajn RISC-V SoC-a i FPGA prototipovanje

Multi-core SoC arhitektura i integracija

• Metodologija dizajna Network-on-Chip (NoC) za RISC-V multi-core procesore
• Axi4/CHI cache koherencija i protokoli međuprocesorske komunikacije
• Integracija open-source IP-a: OpenCores, ChIPS Framework i vendor RTL komponente
• Dizajn bus matrice i integracija memorijskog kontrolera (DDR, SRAM, eMMC, PCIe)

FPGA bazirano prototipovanje procesora

• FPGA sinteza i implementacija RISC-V jedra (npr. BOOM, VexRiscv, PULP)
• SystemVerilog Assertions (SVA) i UVM bazirana metodologija funkcionalne verifikacije
• Formal verifikacioni alati i property-based testiranje za validaciju RISC-V jedra

RISC-V vektorske ekstenzije i domen-specifična akceleracija

Dubinska analiza RVV (RISC-V Vektor) ekstenzije

• Vektorski load/store, vektorski fuzni množenje-podatka (VFMA) i akceleracija matrix računja
• Variabilne dužine vektorskih operacija (VL, VLEN) za workload optimizovano SIMD izvršavanje
• Vektorske mask operacije, segmentna kontrola i fleksibilnost tipova podataka za DSP i ML workloadove

Custom DSP i domen-specifični dizajn instrukcija

• Dizajniranje domen-specifičnih akceleratora kroz custom ekstenzije i CBAR bazirane operand interfejs
• Modifikacije komajlerskog prednjeg dela za generaciju custom instrukcija i emitovanje koda
• Strategije hardversko-softverske particije za integraciju akceleratora u produkcijske SoC-ove

AI akceleracija i Edge Machine Learning na RISC-V

Dizajn i integracija NPU za RISC-V procesore

• Arhitektura Neural Processing Unit-a: systolic array-i, tensor core-i i kompresija težina za on-chip AI akceleraciju
• Tehnike kvantizacije modela (INT8, INT4, FP8) za edge deployment na RISC-V
• Kompatibilnost frameworkova: TensorFlow Lite Micro, ONNX Runtime i PyTorch Edge na RISC-V ciljevima

Heterogeno računanje za AI workloadove

• Co-dizajn RISC-V host CPU-a sa AI akceleratorom NPU za real-time inference pipeline-ove
• Optimizacija memorijskog subsystem-a: HBM/DDR propusnost za ML model težine i aktivacije
• Termalni i energetski budžet za edge AI inference sisteme

Hardverska bezbednost i poverljivo računanje na RISC-V

fizička zaštita memorije i poverljivo izvršavanje

• Physical Memory Protection (PMP) i bezbednosni mehanizmi Page Table walker-a
• Secure Enclave/TEE arhitekture za RISC-V: OP-TEE integracija, SEV klase poverljivih izvršnih okruženja
• Bezbednost boot lanca: koren poverenja, secure boot i measured launch atestacija

Kriptografska akceleracija

• RISC-V kriptografske ekstenzije (Zk, Zkr, K ekstenzije): akceleracija SHA, AES, RSA, RSA-PSS i ECC
• Integracija post-quantum kriptografije (PQC) za RISC-V procesore nove generacije
• Tehnike mitigacije side-channel napada: constant-time programiranje, masking i hardverski generatori nasumičnih brojeva

Napredna custom arhitektura i dizajn ISA ekstenzija

Domen-specifična arhitektura i custom instrukcijske ekstenzije

• Metodologija dizajna ISA ekstenzija: enkodiranje, enkodirajuće tabele, analiza uticaja na ABI i proces podnošenja specifikacije RISC-V International
• Custom dizajn registrova fajla sa CBAR (Custom Base Address Registers) za dispatch operanda
• Instruction pipelining, detekcija hazard-a i modifikacije pipeline-a za custom ekstenzije

Verifikacija i signoff custom arhitekturnih modifikacija

• Dizajn testbench-a za custom ekstenzije: direktivno vs. constraint-random stimulus generisanje
• Regression test framework-i i coverage-driven verifikacija za arhitekturne modifikacije
• Interoperabilno testiranje: osiguravanje da custom instrukcije funkcionišu unutar uspostavljenih ABI ograničenja

Bezbedno-senzitivne i automobilske RISC-V primene

Funkcionalna bezbednost i usklađenost sa automobilskim standardima

• ISO 26262 usklađenost funkcionalne bezbednosti za RISC-V automobilske procesore
• ASIL-Q klasifikacija i razvoj bezbednosnih uputstava za RISC-V silicijumski IP
• Determinističko rukovanje prekida, lockstep parovi core-a i zaštita memorije za bezbedno-senzitivne RISC-V sisteme

Industrijske real-time i edge računarske primene

• IEC 61508 SIL usklađenost i determinističko raspoređivanje na RISC-V multi-core platformama
• Razvoj industrijskih IoT gateway-a sa RISC-V: konektivnost, edge analitika i OTA firmware update sistem

Capstone projekat: End-to-End razvoj RISC-V sistema

Projekat celokupnog životnog ciklusa

• Arhitekturna specifikacija: ISA ekstenzije i dizajn konfiguracije jedra za definisan use case
• RTL implementacija u SystemVerilog-u sa UVM testbench-ovima i formal verifikacionom pokrivenošću
• FPGA prototipovanje, razvoj boot firmware-a i integracija bare-metal drajverskog steka
• Linux BSP i customizacija toolchain-a za custom RISC-V core
• Deployment AI workload-a: integracija NPU, kvantizacija modela i benchmarkovanje performansi
• Bezbednosna validacija: PMP primena, secure boot i benchmarkovanje kriptografske akceleracije
• Tehnička dokumentacija arhitekture, analiza IP strategije i prezentacija pre cross-functional tima